PCB廠工程師詳細講解DDR PCB布局規則

在普通印制電路板的布線中，由于信號是低速信號，所以一般在3W原則的基本布線規則下按照信號的流向進行連接就可以了。 但如果信號速度在100M以上，布線就很有講究了。 最近已經發布了速度高達300M的DDR信號，仔細解釋一下DDR信號的布線原理和技巧。

高速系統一般采用電壓低、擺幅小的低壓信號，容易提高速度、降低功耗，但這給布線帶來困難。 因為低壓信號功率受信號線內阻的影響較大，也就是電壓與平方的關系，所以應盡量減小內阻，如采用電平面、多打孔等 ，縮短布線距離，并在高壓傳輸末端使用電阻將較低電壓信號分開。 SDRAM、DDR-I、DDR-II和DDR-III信號電壓相互較低，這使得它越來越難以穩定。 供電還應注意，如果供電不足，內存將無法穩定工作。 信號完整性和傳輸線的概念是一門專業性很強的系統知識，這里不再詳細介紹。 即使您不理解信號完整性和傳輸線的概念，也請遵循以下一般基本規則。 DDR高速信號板不會有問題。

1）DDR與主控芯片盡量靠近。 DDR高速信號中所有差分信號對的長度必須嚴格相等（最多允許50mils冗余）。 所有信號線和時鐘線的長度不得超過2500mil，并盡可能允許過零過孔。 元件層下方必須有良好接地的地層，所有走線不得跨越地分割槽，即從元件層角度看不到與信號線交叉的地層分割線。 這樣400M DDR就基本可以了。 其他3W、20H規則可以盡量執行。

2）地址和命令信號組：保持完整的地層和電源層。 特性阻抗控制在50~60Ω。 信號組與其他非DDR信號之間的距離至少為20mil。 組內信號應與 DDR 時鐘線的長度匹配，間隙至少為 500 mil。 串聯匹配電阻的RS值為O～33Ω，并聯匹配電阻的RT值為25～68Ω。 該組中的信號不應與數據信號組位于同一電阻組中。

3）控制信號組：控制信號組信號最少，只有時鐘使能和片選信號。 仍然需要完整的接地層和電源層以供參考。 串聯匹配電阻RS值為O～33Ω，并聯匹配終端電阻RT值為25～68Ω。 為了防止串擾，該組信號不能與數據信號位于同一電阻組中。

4）數據信號組：以地平面為參考，為信號電路提供完整的地平面。 特性阻抗控制在50~60Ω。 線寬與時鐘信號寬度一致。 與其他非 DDR 信號至少相距 20 mil。 長度匹配由字節通道設置。 每個字節通道中的數據信號DQ、數據選通DQS和數據屏蔽信號DM的長度差應控制在±100mil以內（非常重要），不同字節通道內的信號長度差應控制在500mil以內。 匹配的DM、DQS的串聯匹配電阻RS值為0～33Ω，并聯匹配終端電阻RT值為25～68Ω。 如果電阻組用于匹配，則數據電阻組中不應有其他 DDR 信號。

5）時鐘信號：以地平面為參考，為整個時鐘環路的走線提供完整的地平面，為環路電流提供低阻抗路徑。 由于是差分時鐘信號，布線前需提前設計好線寬和線距，并根據此約束在布線前了解CPU的差分阻抗要求。 所有DDR差分時鐘信號必須在關鍵平面上布線，以避免層間轉換。 線寬和差分間距要保證3W的原則。 信號線單線阻抗控制在50~60Ω，差分阻抗控制在100~120Ω。 時鐘信號與其他信號的距離應保持在20mil*以上，以防止與其他信號的干擾。 蛇形布線的間距不應小于20mil。 串聯終端電阻RS值為15~33Ω，可選并聯終端電阻RT值為25~68Ω。 （原理圖設計時需連接終端電阻）

6）電源部分，去耦電容應放置在芯片電源引腳附近。 電源和地應有獨立層，以便就近低阻信號返回。 電源和地層應盡可能多地鉆孔，以保證電氣連接良好、順暢。

只要遵循以上的規則和技巧，從LAYOUT出來的DDR高速信號就不會有問題。 在對各信號進行等長處理時，為了保證信號線長度的允許誤差，可以有意采用迂回路徑處理。 一般采用蛇形線走線。 我們經常看到“等長布線”。 其實等長并不是目的，真正的目的是滿足建立和保持時間、頻率和相位相同、采樣正確。 等長只是實現這一目標最簡單的方法，這就需要對線長進行定量分析。 在在線特性阻抗控制方面，一般應要求線路的粗細，但每個板卡制造商的制造工藝和介電常數都不同，因此應要求板卡制造商控制信號線的特性阻抗。